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数字电路BIST设计中的优化技术

谈恩民

   BIST(Built-In Self-Test,内建自测试)技术是在CUT(Circuit Under Test,被测电路)中嵌入一测试结构来实施测试工作的。作为一种可实现全速测试(at-speed)的DFT(Design For Testability,可测试性设计)方案,BIST技术能有效地解决数字系统的测试问题,所带来的易测试、易维护等优良特性使其成为VLSI、MCM(Multi-Chip Module,多芯片模块)、特别是SoC(System on a Chip,片上系统)中各种IP (Intellectual Property,知识产权)核等电路设计时的必要组成部分。本文从逻辑BIST(Logic BIST, LBIST)和存储器BIST(Memory BIST, MBIST)两方面开展BIST优化设计研究工作。 存储器BIST设计优化方面,提出了一种基于March测试元素完全编码的可编程SRAM BIST控制器,并设计了SRAM BIST IP核自动生成系统。该系统可对用户定义的SRAM和March测试算法自动生成其BIST IP核。实际验证结果表明,SRAM BIST IP核自动生成系统可以正确的生成各种SRAM BIST IP核,具有支持同步/异步SRAM、支持多种用户可选的March测试算法、支持用户自定义的March测试算法、支持DRFs故障测试、支持全速测试、支持故障地址与故障数据捕获等多项功能。 逻辑BIST设计优化方面,在兼顾故障覆盖率及硬件占用的前提下,把加权测试矢量生成和向量插入式低功耗BIST设计相结合,提出了一种基于LFSR(Linear Feedback Shift Register,线性反馈移位寄存器)-CA(Cellular Automata,单元自动机)和遗传算法的能够同时减少测试矢量长度和降低测试功耗的测试生成方法。对ISCAS部分基准电路的测试验证结果表明,使用遗传算法优化的低功耗BIST结构降低总功耗和平均功耗的比率在73%-95%之间,大部分集中在90%附近;峰值功耗降低的比率在26%-60%之间;同时测试矢量的长度也得到了一定程度的减少。 本文的创新性成果是:其一,提出了基于March测试元素完全编码的多功能可编程SRAM BIST控制器设计以及相关的BIST IP核自动生成系统;其二,将测试矢量长度的减少和测试功耗的降低统筹考虑,提出了基于LFSR-CA加权结构和遗传算法的测试矢量与测试功耗协同优化的BIST设计,并被证明是有效的;其三,研制了边界扫描测试控制器控制下的BIST优化设计硬件验证平台。 在数字电路BIST优化设计方面的研究工作还经过了项目组自行研制的边界扫描测试系统的硬件验证。研究成果经“中电”专家组的鉴定,认为达到了国内先进水平。……   
[关键词]:逻辑电路内建自测试(LBIST);存储器内建自测试(MBIST);IP核;March测试;低功耗设计;遗传算法;协同优化;加权测试生成
[文献类型]:博士论文
[文献出处]:上海交通大学2007年