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基于IP核测试复用的SoC测试结构研究与设计

王飞

   随着集成电路设计技术及制造工艺的不断发展,集成电路已进入了系统芯片(SoC)时代。与此同时,IP(Intellectual Property,知识产权)核复用已经成为SoC的主要设计手段,它大大缩短了SoC的设计周期,但也为SoC测试带来了很多急需解决的问题:怎样对SoC内部IP核进行测试访问?怎样解决芯片的测试生成问题?如何缩短芯片的测试时间?如何降低芯片的测试成本?研究表明,对基于IP核测试复用的SoC测试结构的研究可以较有效地解决以上问题。本文主要从测试结构设计和测试结构优化两个方面,对SoC测试结构进行了深入研究,主要贡献与创新如下: 1、提出了一种新的基于D_BUS-TAM的SoC测试结构,重点研究了IP核测试壳、测试访问机制和测试控制机制的设计实现问题。首先,本文在IEEE P1500测试壳的基础上,针对具体实例进行了测试壳结构设计,编写了测试壳指令,并为测试壳设计了6种工作模式。其次,本文提出了一种基于D_BUS总线的TAM结构,其具有结构简单、便于流水测试等特点。再次,本文针对所提出的基于D_BUS总线的TAM结构,设计了测试控制机制,分为芯片级测试控制器、核级测试控制器及TCM信号发生器三个部分,使得芯片测试的片外控制简单有效。 2、对SoC测试结构的优化问题进行了研究并得到了较好的优化效果。本文主要针对SoC测试时间问题,研究了IP核测试壳在TAM宽度一定时的优化和测试总线宽度固定时测试访问机制与测试壳的联合优化。在测试壳优化问题上提出了“补齐分配”算法,并通过建立数学模型进行求解,使得IP核的测试时间平均缩短37.06%;将TAM与测试壳的联合优化问题映射为P_(AW)和P_(PAW)两个组合优化问题,并运用遗传算法进行求解,划分两条子测试总线时P_(AW)问题下的测试时间平均缩短34.22%,P_(PAW)问题下的测试时间平均缩短36.99%,进一步划分测试总线时P_(PAW)问题下的测试时间平均缩短45.11%。 3、提出了一种基于门级网表的SoC测试结构的验证方法。此方法中,将ASIC设计流程中产生的基于SMIC 0.18μm-CMOS标准工艺库的网表映射为FPGA设计支持的网表结构,并适配到专门设计的SoC验证平台的FPGA芯片中,在ITS9000MX测试系统上进行了测试实验。此工程实验中的故障模拟、故障检测及故障定位,有效地验证了本文所设计的SoC测试结构的正确性。 本文所设计的SoC测试结构在较大程度上解决了当前SoC测试所面临的困难,并且具有通用性强、管脚增加较少、面积开销较小等优点;此外,对测试访问机制与测试壳的联合优化,使得SoC的测试时间和面积均有不同程度的减小,有效地降低了芯片测试成本。……   
[关键词]:系统芯片;测试复用;测试结构;D_BUS-TAM;测试壳优化;测试调度
[文献类型]:硕士论文
[文献出处]:解放军信息工程大学2008年
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