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低抖动锁相环设计及应用

王颖

   高性能锁相环要求低相位抖动。文章分析了锁相环产生抖动的主要原因,讨论了低抖动锁相环的设计方法。以用于USB1.1收发器为实例,着重说明了低通滤波器和压控振荡器的设计要点,并给出仿真结果。该PLL电路采用0.35um Mixed signal CMOS工艺,在12MHz基准频率下,可实现输出频率96MHz,时钟抖动800ps。仿真结果表明本论文达到了之前设定的性能要求。……   
[关键词]:锁相环;低抖动;低通滤波器;压控振荡器
[文献类型]:硕士论文
[文献出处]:上海交通大学2008年
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