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系统级芯片(SoC)可测试性结构及其优化的研究

王永生

   随着集成电路工艺的进步和人们对集成电路性能以及上市时间要求不断提高,集成电路技术发展到了系统级芯片(System-on-Chip,SoC)。测试是SoC的关键技术之一。SoC测试结构和测试方法成为近期可测试性设计的主要研究领域。 本文主要研究SoC可测试性设计结构及其相关的设计方法、方案。SoC的测试面临的主要问题:(1)测试信息的传递交付;(2)嵌入IP核的测试存取;(3)测试集成与优化;(4)混合信号IP核的测试等。内核测试标准IEEE P1500旨在推动SoC的测试,目前仍在制定当中。IEEE P1500标准为SoC的测试提供了一个基本框架,已逐渐为工业界和学术界接受,虚拟插座接口联盟(VSIA)最终也将接受IEEE P1500标准作为SoC测试方案。IEEE P1500标准对测试壳行为和内核测试语言进行规定,来推动IP核提供者、SoC集成者以及EDA等研究团体进行测试存取、测试信源、测试信宿、测试集成、测试优化、模拟及混合信号测试等方面的研究与设计。本文在IEEE P1500标准的基础上,研究SoC测试存取机制和测试控制机制,设计出符合IEEE P1500标准的测试壳,提出一种基于TAM-Bus测试总线的SoC测试存取及控制结构,实现灵活的测试存取机制的同时产生较小的测试硬件消耗。在此基础上,解决测试信息交付问题,即从IP核级到SoC级的测试图形转换(翻译)问题。 SoC的测试时间直接决定了其测试成本。因此,在SoC的测试集成时,应对SoC中各个IP核的测试结构进行优化,以便在有限的测试资源(测试总线、测试端口等)下使得对整个SoC的测试时间达到最短,减小SoC芯片的测试成本。本文研究了测试壳和测试存取机制(TAM)的协同优化问题。提出基于混合遗传算法解决TAM测试总线宽度约束下的测试壳优化问题,基于小生境遗传算法来解决TAM测试总线划分与细分问题以及测试壳与TAM测试总线协同优化的方案。方案获得了较好的优化效果,有效地降低了对SoC的测试时间。 SoC中除了集成大量的数字IP核,也越来越多地集成了模拟及混合信号IP核。本文对SoC中模拟及混合信号IP核的测试进行探索,集中于其测试存取结构的研究,提供一种模拟及混合信号IP核测试方案。由于IEEE P1500标准目前还未覆盖混合信号IP核的测试问题,因此本文将扩展IEEE P1500标准,提出一种模拟及混合信号SoC的测试结构,在保证IP中数字部分测试兼容于IEEE P1500标准的同时,提供模拟及混合信号的测试存取和测试控制。 模数转换器(ADC)是SoC中最常集成的混合信号IP,其测试比较复杂。内建自测试(BIST)是一种解决SoC中嵌入式ADC测试的有效技术。本文研究ADC的BIST技术。提出了一种基于数字?Σ噪声整形技术及数字校准技术的片上斜坡模拟信号发生器的设计方法;并且改进了时间分解方案,提出了基于并行时间分解和折叠线性直方图的ADC BIST方案,方案消耗较小的芯片面积,并且可以获得较短的测试时间。方案中BIST结构提供TAM-Bus和JTAG接口,可以很容易集成到SoC的测试结构中,简化SoC测试的复杂性。 通过以上研究,为SoC测试提供适合的测试结构、优化设计方法以及测试策略,降低SoC测试难度及测试成本。……   
[关键词]:可测试性设计;系统级芯片;测试存取机制;遗传算法;混合信号测试;内建自测试
[文献类型]:博士论文
[文献出处]:哈尔滨工业大学2006年
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