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SOC设计中IP核的测试方法与应用

孟庆

  随着半导体工艺的进展和设计水平的提高,芯片设计业已进入了SOC(系统级芯片)时代。单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外由于日益紧迫的市场要求,芯片的设计周期变得很短,大量地运用预先设计好的标准IP模块来构建SOC芯片的方法逐渐成为主流。所以,当前SOC芯片的两个显著特点是规模巨大和大量的内嵌芯核。但是如此大规模的芯片其制造故障也会随之提高,这就对芯片测试提出了更高的要求,不仅需要更大型和更昂贵的测试仪器、更加精准的时序控制,还需要花费更长的单芯片测试时间,这都会导致测试成本的提高。当前SOC芯片内部大量地采用IP核,由于IP的使用、授权、保护等措施也会给测试带来更多的挑战。在以往传统的测试领域里,即使是运用了DFT(可测性设计)技术,采用基于扫描链的测试方法,也还是难以满足如今的测试成本激增的问题。然而,如果采用基于BIST(内建自测试)的测试技术,在芯片内部增加了测试电路,在测试时期使用自测试的方式测试内嵌的芯核,就能够测试诸如IP芯核、片内存储器、或者其他通用大规模逻辑等电路。并且这种测试方法对测试仪器的要求可以大大降低,能够进行高速测试。基于确定性测试的DBIST方法是其中比较好的一种解决方案,能够显著地减少测试成本、简化测试步骤,大幅度提高测试效率。……   
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