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SoC测试优化及其应用技术研究

向刚

  微电子技术的飞速发展使系统芯片(SoC, System-on-a-Chip)的出现成为可能。尽管IP(Intellectual Property)复用的设计技术能加快SoC的设计过程,但随着单个芯片上集成IP核数目的增多,SoC的规模、复杂度直线上升,导致SoC测试面临愈来愈大的挑战。本文对当前SoC测试中存在的问题进行分析,重点针对测试访问困难、测试数据量大和测试功耗高这三个关键问题进行研究,提出多种SoC测试优化技术。 针对IP核测试访问困难的问题,本文在研究IP核测试标准——IEEE 1500的基础上,设计了一种IP核测试封装。该测试封装不仅能够实现对IP核的各种测试,而且降低对IP核的访问难度。 研究测试数据压缩技术。内容包括:(1)针对目前大多数编码方法只对0游程进行压缩,并且对无关位赋值效率不高的现状,本文提出了一种基于可变前缀的双游程编码压缩技术。该方法将测试数据划分为交替出现的0游程和1游程,并同时对0游程和1游程编码。利用动态规划算法对无关位赋值,从而进一步提高压缩效率。(2)分析基于固定长度索引字典的压缩方法的缺点,提出一种基于变长度索引和位掩码的字典的测试数据压缩算法。该方法主要分为三步:首先,借鉴统计编码的思想,采用变长度索引代替固定长度索引;其次,为了使团划分效果更好,引入位掩码技术;最后,对于和条目不相容的测试片段,采用编码方法对其进一步压缩。实验结果表明,与其它同类型压缩算法相比,本文提出的两种测试数据压缩方法能够利用较小的硬件开销,获得更高的压缩效率。 研究低功耗测试技术。本文提出一种低功耗的IP核测试封装边界单元。该边界单元在典型的测试封装边界单元上添加一个CMOS传输门,有效消除了测试过程中扫描移位对被测IP核的影响,降低了由于激励移入而产生的动态功耗。另外,在分析测试功耗产生原因的基础上,本文探讨了一种基于扫描变换和时钟禁止的低功耗测试方法。实验结果表明,该低功耗方法可以降低扫描测试中触发器的无用跳变次数,进而降低扫描测试功耗。……   
[关键词]:SoC测试;可测性设计;测试封装;测试数据压缩;低功耗测试
[文献类型]:硕士论文
[文献出处]:哈尔滨工业大学2011年