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纳米围栅MOSFET器件研究

李聪

  随着半导体器件尺寸不断缩小,通过等比例缩小器件尺寸来提高器件性能的方法即将接近极限。因此,众多研究致力于发展新型器件结构来满足纳米尺寸工艺条件下芯片对器件特性的要求。一方面,可通过对传统平面MOS器件的栅电极、栅介质、沟道以及源漏等部分进行优化设计,提高器件特性,从而使器件尺寸继续缩小。另一方面,SOI(Silicon-On-Insulator)、双栅以及多栅MOSFET等新型器件的出现,为器件性能的进一步提升提供了另一种途径。在众多新型MOS器件中,围栅MOSFET的栅控能力最强,被认为是最具前景的器件之一。然而,随着器件尺寸进一步缩小,围栅MOSFET器件也会受到阈值电压改变、漏至势垒降低(DIBL:Drain-Induced Barrier Lowering)效应以及热载流子效应等短沟道效应的影响。为了提升围栅MOSFET在器件尺寸缩小时对短沟道效应的抑制能力,本文从器件结构、电学特性和物理模型等方面对围栅MOSFET进行深入分析和优化,提出几种新型围栅MOSFET结构。主要研究工作和成果如下: 从围栅MOSFET器件栅结构设计的角度出发,在围栅MOSFET中引入三异质栅(TMG:Tri-Material-Gate)结构,提出了三异质围栅(TMSG: Tri-MaterialSurrounding-Gate)MOSFET器件结构。通过在圆柱坐标系中求解三段连续的二维泊松方程,得到用于表征TMSG MOSFET器件特性的二维静电势解析模型、阈值电压模型和亚阈值电流模型。利用所得解析模型对TMSG MOSFET器件的短沟道特性和亚阈值特性进行深入分析。研究结果表明,TMSG结构可使器件沟道静电势产生台阶分布。这种沟道静电势的台阶分布,除了可有效屏蔽漏电压变化对沟道静电势的影响,进而抑制DIBL效应外,还可使沟道中的横向电场强度分布更加均匀,进而抑制器件的热载流子效应,并使沟道载流子的输运效率大大提高。此外,在TMSG MOSFET中,功函数较大的金属栅越长,器件的阈值电压漂移量和亚阈值电流越小;功函数较小的金属栅越长,器件对DIBL效应的抑制能力越强;当三种金属栅的长度相等时,沟道中的电场分布最均匀,器件对载流子的输运效率最高。因此,通过改变不同功函数栅材料的栅长比例可获得不同的器件特性,从而极大地提高了围栅MOSFET器件设计的灵活性。 从围栅MOSFET器件沟道设计的角度出发,分析了HALO掺杂结构和栅交叠轻掺杂漏(GOLD:Gate Over-Lapped LDD)结构对器件特性的影响,并在此基础上提出了一种具有非对称HALO掺杂和GOLD结构的围栅(AHGSG:Asymmetric HALO-Doped GOLD Surrounding-Gate)MOSFET新结构。通过精确求解二维泊松方程,为该结构建立了二维解析模型。分析表明,AHGSG结构可有效抑制短沟道效应和热载流子效应,降低器件关态电流。基于AHGSG MOSFET的解析模型,还研究了对称HALO掺杂围栅(SHSG:Symmetric HALO-Doped Surrounding-Gate)MOSFET的短沟道特性和亚阈值特性。结果表明,HALO区的掺杂浓度过小或过大都将引起SHSGMOSFET的阈值电压漂移量增大。为使SHSG MOSFET的阈值电压漂移量减小,应选择适中的HALO区掺杂浓度。为验证精确求解方法的准确性,作者以SHSG MOSFET为例,对比分析了本文得到的解析模型和基于抛物线电势近似(PPA:Parabolic Potential Approximation)得到的解析模型。结果表明,在沟道厚度与栅氧化层厚度之比较大时,本文得到的解析模型更为精确。此外,对在圆柱坐标系中求解三段连续的泊松方程的方法进行了扩展,得到了可适用于表征具有k段连续沟道的围栅MOSFET沟道静电势的统一模型。 从围栅MOSFET器件源漏设计的角度出发,将电感应扩展源漏(EJ:Electrical-Induced Source/Drain Junction)结构与围栅MOSFET有机结合,提出了EJ-CSG MOSFET新结构。该结构利用EJ结构在源漏扩展区(SDE:SourceDrain Extension)中形成的反型层来充当虚拟源漏区,从而有效抑制了短沟道效应和热载流子效应。为了准确地表征源漏扩展区反型层对器件特性的影响,推导得到了考虑反型电荷影响的二维解析模型。结果表明,侧栅偏置电压对EJ-CSGMOSFET的器件特性影响较大。当侧栅偏置电压小于0.5V时,反型层中载流子数量较少,虚拟源漏的串联电阻较大,导致EJ-CSG MOSFET的电流驱动能力下降,器件无法正常工作。当侧栅偏置电压大于1.0V时,沟道静电势最低点位置受侧栅偏置电压升高的影响会向上移动,使EJ-CSG MOSFET器件的短沟道特性恶化。因此侧栅偏置电压应设置在0.5V至1.0V之间。 从围栅MOSFET器件栅介质层设计的角度出发,为了抑制围栅MOSFET在器件尺寸等比例缩小时出现的短沟道效应和栅极漏电效应,将异质栅(DMG:Dual-Material-Gate)和高κ栅介质同时引入围栅MOSFET中,提出了HDMSG(High-κDual-Material Surrounding-Gate)MOSFET新结构。为了准确表征高κ栅介质层引起的边缘感应至势垒降低(FIBL:Fringing-InducedBarrier-Lowering)效应对HDMSG MOSFET特性的影响,采用多区域法,在沟道区和栅介质层中同时求解两段连续的二维泊松方程,得到了适用于HDMSGMOSFET的阈值电压和亚阈值电流解析模型。并对HDMSG MOSFET器件的短沟道特性和亚阈值特性进行了分析。结果表明,在保持等效氧化层厚度(EOT:E?ective Oxide thickness)不变的条件下,栅介质的κ值越高,栅介质的物理厚度越大,FIBL效应的影响越明显,器件性能退化的越严重。相对于高κ同质围栅(HSMSG:High-κSingle-Material Surrounding-Gate)MOSFET器件,HDMSGMOSFET器件具有更好的抑制短沟道效应的能力。 综上所述,本文在围栅MOSFET器件结构的基础上,提出了几种新型器件结构。通过精确求解圆柱坐标系中的二维泊松方程,得到了相应器件的解析模型,并通过与三维器件仿真工具ISE的数值计算结果对比,验证了本文所得解析模型的准确性。本文所得解析模型及分析结果为围栅MOSFET器件的设计和应用奠定了理论基础。……   
[关键词]:MOSFET;三异质栅;电感应扩展源漏;高κ栅介质;短沟道效应边缘感应至势垒降低效应;解析模型
[文献类型]:博士论文
[文献出处]:西安电子科技大学2011年